半導体の製造工程 — 前工程・後工程をやさしく

出発点はシリコンウェハー

半導体の素材は地球上で2番目に多い元素であるシリコン(ケイ素)です。高純度に精製したシリコンを溶かし、種結晶から円柱状の単結晶(インゴット)を引き上げ、それを薄くスライスして鏡のように磨いたものがシリコンウェハーです。

• 直径は現在の量産で主に300mm(12インチ)。次世代として450mmも検討されてきました。
• 1枚のウェハー上に、同じ回路パターンのチップ(ダイ)を数百〜数千個まとめて作り込みます。
• 「まとめて作る」ことが量産コストを下げる鍵で、ウェハー1枚から良品が何個取れるかが採算を左右します。

つまり半導体製造とは、この円盤の上に電子回路を立体的に積み上げていく作業です。

前工程と後工程 — 全体像

製造は大きく2段階に分かれます。

1. 前工程(フロントエンド): ウェハー上に、トランジスタや配線という微細な回路を作り込む段階。成膜→リソグラフィ→エッチング→ドーピング→平坦化(CMP)という一連の処理を数百回繰り返します。最先端ロジックでは1000工程を超えることもあります。
2. 後工程(バックエンド): 完成したウェハーをチップ単位に切り出し(ダイシング)、保護パッケージに収め、外部とつなぎ、最後に良否を検査(テスト)する段階。

前工程は巨大なクリーンルームと超高額な装置を必要とし、設備投資の大半を占めます。後工程は相対的に組み立て色が強く、長く台湾・東南アジアに集中してきましたが、近年は先端パッケージングが性能のボトルネックとして重要度を増しています。

前工程① 成膜とドーピング

回路を作るには、まずウェハー表面に薄い膜を均一に積む必要があります。これが成膜です。

• CVD(化学気相成長)・PVD(物理気相成長)・ALD(原子層堆積)などで、絶縁膜・金属膜・半導体膜をナノメートル単位で積みます。ALDは原子1層ずつ積めるため、微細化が進むほど重要になります。
• 酸化: シリコンを高温で酸化させ、絶縁体である酸化膜を作ります。

さらに、シリコンに微量の不純物(ホウ素やリンなど)を打ち込んで電気的な性質を変えるのがドーピング(イオン注入)です。どこをN型・P型にするかを精密に作り分けることで、スイッチであるトランジスタが成立します。

前工程② リソグラフィ — 回路を「焼き付ける」

半導体製造の心臓部がリソグラフィ(露光)です。

1. ウェハーに感光材(レジスト)を塗る。
2. 回路パターンを描いた原版(マスク/レチクル)を通して光を当て、レジストに像を転写する。
3. 現像してパターンを浮かび上がらせる。

光の波長が細いほど細い線が描けるため、より短波長の光が追われてきました。最先端では波長13.5nmのEUV(極端紫外線)露光が使われ、ナノメートル級の配線を実現しています。EUV露光装置は1台が数百億円規模で、実質的に1社が独占供給しているほど技術的ハードルが高い領域です。詳しくはEUVリソグラフィの解説と微細化(トランジスタスケーリング)の解説を参照してください。

前工程③ エッチングと平坦化(CMP)

リソグラフィで「設計図」をレジストに写したら、その通りに膜を削って形を作ります。

• エッチング: 不要な部分を除去して溝や穴(ホール)を刻む工程。ガスのプラズマで削るドライエッチングが主流で、近年は数十層を積む3D NANDメモリなどで、極めて深く垂直な穴を掘る技術が競争力の源泉になっています。
• CMP(化学機械研磨): 膜を積んで削るたびに表面がデコボコになるため、ウェハーを薬液と研磨剤で平坦に磨き戻す工程。平らでないと次のリソグラフィでピントが合わないため、層を重ねるほどCMPの回数も増えます。

この「積む→焼く→削る→磨く→不純物を打つ」のサイクルを何百回も回し、トランジスタと多層配線を立体的に作り上げていきます。

後工程 — ダイシング・パッケージング・テスト

前工程を終えたウェハーは、ようやく使える製品へと仕上げられます。

1. ダイシング: ウェハーを切断し、個々のチップ(ダイ)に分割する。
2. パッケージング: チップを基板に載せ、外部端子と接続し、保護材で封止する。近年は複数のチップを横や縦に密に集積する先端パッケージング(2.5D/3D、チップレット)が、AI向け高性能チップの性能と歩留まりを左右する核心になっています。広帯域メモリ(HBM)をロジックの隣に積むのもこの領域です。
3. テスト: 完成品が仕様通りに動くかを電気的に検査し、良品だけを出荷する。高温などの過酷な条件で潜在不良をあぶり出すバーンインもここに含まれます。

テスト工程はテラダイン(TER)などのテスタ、バーンインはアエア(AEHR)などが手がける領域です。

なぜ歩留まり(yield)が利益を決めるのか

歩留まり(yield)とは、ウェハー1枚から取れる良品チップの割合です。これが半導体ビジネスの採算を最も強く左右します。

• 原子レベルの工程を何百回も重ねるため、ホコリ1粒や微小なズレでもチップが不良になります。先端ノードの立ち上げ初期は歩留まりが低く、コストが高止まりします。
• ウェハー処理コストはほぼ固定なので、良品が増えるほど1個あたりコストが下がり、粗利率(グロスマージン)が改善します。歩留まりの数%の差が利益を大きく動かします。
• だからこそ製造各社は、欠陥を見つける検査・計測に巨額を投じます。早く欠陥源を突き止めて歩留まりを上げることが、そのまま営業利益率に効くからです。

検査・計測はKLA(KLAC)が強い領域で、装置が高く売れる理由はまさに「歩留まり改善=顧客の利益」だからです。

クリーンルームと微細化のコスト

前工程は、空気中のチリを徹底的に排したクリーンルームの中で行われます。微細な回路にとってホコリは致命的だからです。

• 最先端工場(ファブ)は1拠点で1兆円超の建設費がかかり、装置・クリーンルーム・用役(電力・超純水・特殊ガス)の塊です。
• 微細化が進むほど工程数・装置数・材料コストが増え、新ノードの開発・量産立ち上げ負担は世代ごとに重くなっています。これを担えるプレイヤーは世界で数社に絞られてきました。
• 材料(フォトレジスト、特殊ガス、CMPスラリー、超純水管理など)も品質を左右し、ガス・ケミカル供給ではエンテグリス(ENTG)のような企業が関わります。

「微細化のコスト爆発」は、後述する分業構造(ファウンドリ・ファブレス)が生まれた直接の原因でもあります。

ファウンドリ・ファブレス・IDM — 誰が作るのか

工場が極端に高額になった結果、業界は役割分担が進みました。

• ファブレス: 自社で工場を持たず、設計に専念する企業。製造は外部に委託します。エヌビディア(NVDA)やブロードコム(AVGO)が代表例です。
• ファウンドリ(製造受託): 自社製品を持たず、他社設計のチップを受託製造することに特化した企業。巨額の設備投資を多数の顧客で分散できるのが強みです。
• IDM(垂直統合): 設計から製造まで自社で一貫して行う伝統的な形態。メモリ大手のマイクロン(MU)などが該当します。

どの形態でも、前工程の装置は共通して必要です。だから誰が勝っても装置メーカーには需要が回りやすいという構図(いわゆる「ツルハシ」ビジネス)が生まれます。

投資の文脈 — 設備投資循環と装置メーカー

製造工程の理解は、そのまま製造装置メーカーへの投資につながります。各工程に専門の装置サプライヤーがいます。

• 総合・成膜・エッチング: アプライド マテリアルズ(AMAT)。
• エッチング・成膜に強い: ラムリサーチ(LRCX)。
• 検査・計測(歩留まり): KLA(KLAC)。
• テスタ: テラダイン(TER)。バーンイン/テスト: アエア(AEHR)。

これらの業績は半導体メーカーの設備投資(キャペックス)循環で大きく上下します。メモリ市況や新ノードの立ち上げで投資が膨らむと装置需要は急増し、過剰投資の反動で投資が止まると一気に落ち込みます。つまり装置株は景気敏感(シクリカル)で、ある四半期の好業績がそのまま続くとは限りません。TTM(過去12カ月)の売上推移、受注、R&D比率、フリーキャッシュフローを時系列で見て、循環のどこにいるかを掴むことが重要です。ビューアで株価とCAGR・PER・PSRの乖離を確認し、スクリーナーで候補を絞れます。銘柄群の全体像は半導体製造装置ガイドとAI半導体ガイドで整理しています。
※本稿は情報提供・教育目的であり投資助言ではありません。