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技術解説 / 半導体

トランジスタの進化とムーアの法則 — プレーナ→FinFET→GAA（ナノシート）｜kabu

公開 2026-06-30 ・更新 2026-07-19

現代のCPUやGPUには、数百億個ものトランジスタが詰め込まれています。このトランジスタを「より小さく、より多く」並べる微細化の歴史が、半導体産業の成長そのものを支えてきました。本記事では、トランジスタの基本からムーアの法則、そして構造の進化（プレーナ→FinFET→GAA）までを、投資家が産業を理解するための前提知識として中立的に解説します。

トランジスタは「電気のスイッチ」

トランジスタは、電気信号で別の電気の流れをオン／オフする極小のスイッチです。デジタル回路では、このオン／オフが「1」と「0」に対応し、すべての計算・記憶の最小単位になります。

ゲート：スイッチのレバー。ここに電圧をかけると電流の通り道（チャネル）が開く
ソース／ドレイン：電流の入口と出口
チャネル：ソースとドレインをつなぐ通り道。ゲートがこの開閉を制御する

このスイッチを1個のチップ上に何個並べられるかが、性能と機能の上限を決めます。だからこそ、トランジスタを小さくして「もっと多く詰め込む」ことが、半導体技術の中心テーマであり続けてきました。

ムーアの法則とは何か

ムーアの法則は、インテル創業者の一人ゴードン・ムーアが1965年に提唱した経験則で、「集積回路上のトランジスタ数は、おおむね2年（当初は1年）ごとに2倍になる」という観測です。物理法則ではなく、産業の目標・歩調として機能してきた点が重要です。

2倍が繰り返されると、10年で約32倍、20年で約1,000倍という指数関数的な伸びになる
この「2年で倍」のリズムが、PC・スマホ・データセンターの性能向上とコスト低下を長年駆動してきた
近年は微細化のペースが鈍化し、「法則の終わり」が繰り返し議論されている

ムーアの法則は単なるトランジスタ数の話にとどまらず、産業全体が同じ歩調で投資・研究を続けるための共通の期待値として作用してきました。

なぜ微細化するのか：速度・電力・コスト

トランジスタを小さくすると、原理的に次の三つの利点が同時に得られます（古典的なスケーリング則）。

速度：配線やチャネルが短くなり、信号が速く伝わる。動作周波数を上げやすい
電力：1つの動作に必要なエネルギーが下がり、同じ性能なら消費電力・発熱が減る
コスト：同じ面積に多くのトランジスタを載せられるため、機能あたりの製造コストが下がる

「速く・省電力・安く」が同時に進むこの好循環こそが、半導体が他の産業と異なる猛烈なペースで進化してきた理由です。逆に言えば、この三拍子が崩れ始めたことが、近年の構造転換の背景にあります。

微細化の限界：リーク電流と物理の壁

小さくすればするほど良い、という単純な話ではありません。寸法がナノメートル級になると、これまで無視できた物理現象が表面化します。

リーク電流（漏れ電流）：ゲートを閉じても電流が完全には止まらず、スイッチが「オフ」でも電気が漏れる。待機時の消費電力と発熱の主因になる
短チャネル効果：チャネルが短くなるとゲートの制御力が弱まり、オン／オフの切り替えが曖昧になる
ばらつき：原子数個レベルの差が特性を左右し、歩留まり（良品率）が落ちる

とくにリーク電流は、平面構造のトランジスタを微細化し続ける上での決定的な壁となりました。この壁を越えるために、トランジスタの「形」そのものを変える必要が出てきます。

プレーナ：平面構造の時代

初期から長く使われてきたのがプレーナ（平面）型です。チャネルが基板表面に平らに広がり、その上にゲートが一枚の蓋のように乗る構造で、ゲートはチャネルを上の一面からだけ制御します。

製造が比較的シンプルで、長年の微細化を支えた標準構造だった
しかし微細化が進むと、上面からの制御だけではチャネルを十分に押さえ込めず、リーク電流と短チャネル効果が悪化した
おおむね28nm世代あたりを境に、平面構造のままでの微細化が苦しくなった

「ゲートがチャネルに接する面を増やせば制御力が上がる」——この発想が、次の立体構造への転換点になりました。

FinFET：ゲートを立体化する

2010年代前半に主流化したのがFinFETです。チャネルを魚のヒレ（fin）のように基板から垂直に立て、その三方向をゲートで囲みます。

ゲートがチャネルを「上・左・右」の三面から包むため、制御力が大幅に向上した
リーク電流が抑えられ、オフ時の漏れが減り、同じ性能を低電圧で実現できるようになった
22nm／16nm／14nm以降の先端世代を長く支えた立体構造の第一世代

FinFETは「平面から立体へ」という発想の転換であり、微細化を延命させた決定的な技術でした。ただしフィンをさらに細く高くしていくことにも限界があり、より制御力の高い次の構造が必要になりました。

GAA／ナノシート：チャネルを全周で囲む

FinFETの次に来たのがGAA（Gate-All-Around、全周ゲート）で、量産形態は薄い板を積層したナノシート構造です。チャネルを横向きの薄いシート状にし、それを上下左右の四方すべてからゲートで包み込みます。

ゲートが全周でチャネルを囲むため、FinFETより制御力がさらに高く、リーク抑制に優れる
シートの幅を変えることで、用途に応じて電流量（駆動力）を細かく調整しやすい
3nm／2nm世代以降の先端ロジックで採用が進む、現時点で最先端の量産構造

プレーナ（一面）→FinFET（三面）→GAA（全周）という流れは、一貫して「ゲートがチャネルをどれだけ強く制御できるか」を高める方向への進化として理解できます。さらに先には、N型とP型を上下に積むCFET（相補型FET）といった構想も研究されています。

「○nm」表記は物理寸法と一致しなくなった

ニュースでよく見る「3nmプロセス」「2nm」といった表記は、かつてはトランジスタの実際の最小寸法（ゲート長など）を指していました。しかし現在では、特定の物理寸法を表すものではなく、世代を区別するマーケティング上の呼称（ノード名）に近くなっています。

「5nm」と呼ばれる製品の中に、5ナノメートルという実寸の構造が必ずあるわけではない
同じ「○nm」でも製造会社によって実際の密度・性能・電力特性は異なる
そのため、ノード名だけで各社の技術を単純比較するのは適切ではない

投資判断の文脈では、「○nm」という数字を額面どおり受け取るのではなく、トランジスタ密度・電力効率・歩留まり・量産時期といった実態ベースの指標で見ることが重要です。

微細化の鈍化と、パッケージング・チップレットによる補完

従来型の微細化（2D方向に縮める）が物理とコストの両面で難しくなる中、性能向上の手段は「平面で小さくする」だけではなくなっています。

チップレット：1つの巨大なチップを作る代わりに、機能ごとの小さなチップを組み合わせて一つのパッケージに統合する設計手法。歩留まりとコストの両面で有利になりやすい
先端パッケージング：複数チップを高密度に接続したり、メモリを積層して帯域を稼いだりする「組み立て側」の技術。微細化の鈍化を補う役割が大きくなっている

この「縦・横方向の集積」については、別記事の先端パッケージング解説で詳しく扱っています。製造プロセス全体の流れは半導体製造の解説も参照してください。微細化の鈍化は半導体の停滞ではなく、価値の源泉が「微細化一本」から「微細化＋パッケージング＋設計」へと分散していく構造変化と捉えるのが実態に近いでしょう。

投資の文脈：装置・設計の両輪を分けて見る

トランジスタの進化は、関わる企業の役割によって投資の意味合いが変わります。誰がどの段階で価値を取るのかを切り分けて見るのが出発点です。

製造装置：FinFETやGAAのような複雑な立体構造を作るには、より高度な成膜・エッチング・検査装置が必要になる。AMAT（アプライド・マテリアルズ）やLRCX（ラムリサーチ）、検査のKLACなどが代表例。詳細は半導体製造装置株の解説を参照
設計（ファブレス）：自社で工場を持たず、先端トランジスタを使った高性能チップを設計する企業。NVDA・AMD・AVGOなどが含まれ、AI需要との関連はAI半導体株の解説で扱う
統合（IDM）：設計と製造の両方を持つ企業。INTCのように自社プロセスの世代交代が業績を左右する

各社を比べる際は、ノード名や話題性だけで判断せず、粗利率・営業利益率・R&D比率・CAGRといった実態指標を時系列で確認するのが有効です。実際の数値はビューアやスクリーナーで確認できます。
本記事は半導体技術の一般的な解説であり、特定銘柄の売買を推奨するものではありません。投資助言ではありません。

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